组合逻辑电路的应用 — 第五章
课程：1A003 计算机组织与系统结构（第一部分 数字逻辑） 章节：第五章 组合逻辑电路的应用 格式：PowerPoint 97-2003 二进制格式，LibreOffice 转 PDF 后 pdftotext 全文提取
本章着重介绍几种常用的组合逻辑电路（加法器、译码器、编码器、多路选择器、多路分配器），以及采用中、大规模集成电路进行逻辑设计的方法和例子。
一、几种常用的组合逻辑电路
（一）加法器（Adder）
串行进位加法器（Ripple-Carry Adder）
- n 个全加器（Full Adder）串联构成 n 位加法器
- 最低位 J₀ 恒为 0，因此 ∑₀ 可用一个半加器代替
- 正确的和数形成于最高位进位 J_{n+1} 产生之后
- 速度瓶颈：二进制位数越多，进位传播时间越长，加法器速度越慢
其他类型
- 并行进位加法器（超前进位，Carry Look-Ahead）
- 分组进位加法器（组内并行、组间串行）
（二）译码器（Decoder）
逻辑特性
- n 个输入变量，2ⁿ 个输出
- 每个输出对应于一个 n 变量的最小项
- 任何时刻仅有一个输出为”1”，其余 2ⁿ-1 个输出为”0”
典型实例：3-8 译码器
- 3 个输入（A, B, C），8 个输出（m₀ ~ m₇）
- 门电路数量：n + 2ⁿ 块（3-8 译码器需 11 块）
- 现成产品：
- SN74138（3-8 译码器）
- SN74154（4-16 译码器）
多级译码器
- 矩阵式二级译码器、矩阵式三级译码器等
- 优点：降低了对门电路的扇入要求
- 缺点：增加了门电路数目；增加了级数→增加译码时间
（三）多路选择器（Multiplexer, MUX）
1. 逻辑特性
- 等效于一个**“单刀多掷”开关**
- 具有 2ⁿ 个输入和 1 个输出
- 由 n 位**控制信号（地址输入）**的不同组合选择输入
四输入多路选择器（四选一）
输出逻辑表达式：
F = S₁S₂·a₁ + S₁S₂·a₂ + S₁S₂·a₃ + S₁S₂·a₄
| 地址输入 S₁ S₂ | 输出 F |
|---|---|
| 0 0 | a₁ |
| 0 1 | a₂ |
| 1 0 | a₃ |
| 1 1 | a₄ |
典型产品
| 型号 | 类型 |
|---|---|
| SN74157 | 二选一 |
| SN74153 | 四选一 |
| SN74152 | 八选一 |
| SN74150 | 十六选一 |
用途
-
数据传输选择开关：多路信号分时复用一条传输线
-
实现逻辑函数：
MUX 规模 可实现的逻辑函数 四输入 MUX 三变量单输出逻辑函数 八输入 MUX 四变量单输出逻辑函数 十六输入 MUX 五变量单输出逻辑函数
用 MUX 实现逻辑函数的方法
例：用四输入 MUX 实现 G(A,B,C) = B + AC + A’C’
步骤：
- 将函数展开为最小项之和形式
- 选择两个输入变量（如 A、B）接到地址端 S₁、S₂
- 对照 MUX 输出表达式，确定各数据输入 a₁~a₄（可为 0、1、C、C’ 等）
- 画出连接图
规律：n 位地址的 MUX（2ⁿ 个输入）可实现 n+1 变量的单输出逻辑函数。
（四）多路分配器（Demultiplexer, DEMUX）
逻辑特性
- 多路选择器的逆操作
- 1 个输入信号，2ⁿ 个输出
- 由 n 位控制信号决定将输入分配到哪一路输出
四路输出多路分配器
输出函数表达式：
a₀ = S₁'S₀'·I
a₁ = S₁'S₀·I
a₂ = S₁S₀'·I
a₃ = S₁S₀·I
典型应用：分时多路传输
- 发送端用多路选择器把多路信号复用到一条传输线
- 接收端用多路分配器把信号分配到各路输出
- 节省传输线资源（一条线分时传多路信号）
二、利用中大规模集成电路进行逻辑设计
例 1：用多路选择器构成全加器
- 使用双四输入多路选择器（Dual four-line multiplexer）
- 一片芯片可同时实现全加器的和输出 H 和进位输出 J’ 两个函数
- A、B 接地址端，J（低位进位）接数据输入端
例 2：用 3-8 译码器构成全加器
- 3-8 译码器输出 8 个最小项
- 全加器有三个输入（A, B, J），两个输出（H, J’）
- 用或门把对应的最小项输出相或，即得到 H 和 J’
- H = Σm(1, 2, 4, 7)，J’ = Σm(3, 5, 6, 7)
例 3：用 4 位二进制加法器构成 8421 码→余 3 码转换器
- 余 3 码 = 8421 码 + 0011（十进制 3）
- 直接用加法器对每个 8421 码加 3，即可得到余 3 码
- 体现了用 MSI 器件实现代码转换的简洁性
三、ROM 的逻辑结构及其应用
（一）ROM 的逻辑结构
ROM（Read Only Memory，只读存储器）是非易失性存储器，只能读出不能写入。随着大规模集成电路发展，ROM 不仅用于存储信息，还用于实现任意组合逻辑函数。
两种视角
- 存储器视角：由地址译码器和存储体构成
- 组合逻辑视角：由与阵列和或阵列组成的组合逻辑网络
地址输入 → [与阵列（地址译码器）] → 字线（最小项） → [或阵列（存储体）] → 输出
- 与阵列：产生全部最小项（2ⁿ 个字线）
- 或阵列：每个输出是若干最小项之和
- 阵列逻辑图中，交叉点打”·“表示连接
核心洞见：只要改变”·“的数量和位置，就可以实现任意 n 变量 m 输出的组合逻辑函数。
（二）ROM 应用实例：二进制码 → 格雷码转换
方法：
- 列真值表（4 位二进制码 → 4 位格雷码）
- 存储体内容与真值表完全对应
- 直接实现，不需要逻辑化简
特点：
- 设计简单，直接从真值表出发
- 但因为要产生全部最小项，芯片利用率不高
四、可编程逻辑阵列 PLA（Programming Logic Array）
设计思想
针对 ROM 的缺点（与阵列产生全部最小项，材料利用不经济），产生了 PLA 的设计思想：
- 根据逻辑功能列真值表
- 用卡诺图等方法化简，得到最简与或表达式
- 用与阵列产生化简后的与项（而非全部最小项）
- 用或阵列组合这些与项
与项数目 < 2ⁿ（最小项数目），因此更节省器件。
PLA 实例：二进制码 → 格雷码转换
化简后的表达式（7 个与项，而 ROM 需要 16 个最小项）：
G₀ = B₁B₀' + B₁'B₀ （2 个与项）
G₁ = B₂B₁' + B₂'B₁ （2 个与项）
G₂ = B₃B₂' + B₃'B₂ （2 个与项）
G₃ = B₃ （1 个与项）
结论：用 PLA 实现比用 ROM 节省器件，并仍具有阵列化的优点。
本章要点速查
| 器件 | 输入 | 输出 | 核心功能 | 典型应用 |
|---|---|---|---|---|
| 加法器 | 2n+1 | n+1 | 二进制加法 | ALU、运算电路 |
| 译码器 | n | 2ⁿ | 最小项译码 | 地址译码、控制信号 |
| 多路选择器 MUX | 2ⁿ 数据 + n 地址 | 1 | 多选一 | 数据选择、函数发生器 |
| 多路分配器 DEMUX | 1 数据 + n 地址 | 2ⁿ | 一分多 | 信号分配、分时传输 |
| ROM | n 地址 | m 位 | 查表输出 | 代码转换、函数存储 |
| PLA | n | m | 与或阵列可编程 | 组合逻辑优化实现 |
章节关联
- 前置知识：逻辑门电路-第三章-计算机组织与系统结构（基本门电路）、逻辑代数的基本原理及应用-第二章-计算机组织与系统结构（化简方法）
- 后续章节：触发器-第六章-时序电路基本单元-计算机组织与系统结构（时序电路基础）、时序逻辑电路及逻辑部件-第七章-计算机组织与系统结构（时序电路）
- 关联知识：存储器及其接口-第12章-计算机组织与系统结构（ROM 作为存储器的视角）
作业
- P214：15, 20