时序逻辑电路与逻辑部件 — 第七章 + 第八章
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第七章 时序逻辑电路
一、时序电路的框图表示
- 组合电路 + 存储电路（触发器）共同构成
- 输入：x₁…xₙ（外部输入）+ y₁…yᵣ（存储电路输出，现态）
- 输出：Z₁…Zₘ（外部输出）+ Y₁…Yᵣ（存储电路输入，次态）
- 两组关系式：
- 输出方程：Zᵢ = gᵢ(x₁…xₙ; y₁…yᵣ) （i=1…m）
- 激励方程：Yᵢ = hᵢ(x₁…xₙ; y₁…yᵣ) （i=1…r）
二、时序电路的分类
| 类型 | 时钟 | 状态变化时机 |
|---|---|---|
| 同步时序电路 | 有统一时钟 | 仅在时钟脉冲到来时 |
| 异步时序电路 | 无统一时钟 | 由输入信号变化直接引起 |
三、时序电路的分析与设计
- 分析：已知逻辑图 → 求状态转换规律 / 逻辑功能
- 设计：已知功能要求 → 求最简逻辑图
- 串行加法器是典型的时序电路案例
第八章 逻辑部件
逻辑部件由基本逻辑电路组成，具有对二进制数据或代码进行寄存、运算、传送、变换等功能，是数字系统和电子计算机的基本组成单元。
一、寄存器
由多位触发器连接而成，用于存放数据或代码。按功能分为两类：
- 代码寄存器（无移位功能）
- 移位寄存器（有移位功能）
（一）代码寄存器
主要功能：接收、寄存、传送数据或代码。
并-入并-出（PIPO）代码寄存器：
- 由 D 触发器构成，4位数据同时输入、同时输出
- 两种清零方式：
| 清零方式 | 原理 | 特点 |
|---|---|---|
| 同步清零 | 靠时钟脉冲将 D 端的”0”打入触发器 | 与时钟同步 |
| 异步清零 | 通过触发器复位端 CLR 直接清零 | 独立于时钟，立即生效 |
LOAD/CLEAR 控制：
- LOAD=1, CLEAR=0：时钟到来，数据打入
- CLEAR=1：时钟到来，寄存器清零
- 也可由 JK 触发器构成代码寄存器
（二）移位寄存器
使代码或数据移位的寄存器，计算机和数字电子装置中常用。
四种结构：
| 类型 | 输入方式 | 输出方式 | 典型应用 |
|---|---|---|---|
| 串入-串出 | 串行 | 串行 | 延迟线、代码传送 |
| 并入-串出 | 并行 | 串行 | 并串转换、数据发送 |
| 串入-并出 | 串行 | 并行 | 串并转换、数据接收 |
| 双向移位 | 可控 | 可控 | 灵活移位操作 |
双向移位寄存器控制表：
| 左移控制 | 右移控制 | 操作 |
|---|---|---|
| 0 | 0 | 清0 |
| 0 | 1 | 右移 |
| 1 | 0 | 左移 |
| 1 | 1 | 不允许 |
移位寄存器的应用：
- 代码在两个寄存器间串行传送（双向 / 单向保留）
- 数据通信中的串并转换（并行系统A → 串行传输 → 并行系统B）
- 码序列检测器（串行输入 + 移位寄存器 + 组合逻辑检测特定序列）
（三）累加寄存器
- 功能：RA ← (RA) + (RB)，a 和 b 相加后和存回 RA
- 累加器既是存放操作数的寄存器，又是存放操作结果的寄存器
- 是计算机算术逻辑部件（ALU）的基本组成部件
- 结构：D 触发器 + 全加器（FA），Si = ai ⊕ bi ⊕ Ci-1
二、串行加法器
与并行加法器对比：
| 特性 | 并行加法器 | 串行加法器 |
|---|---|---|
| 结构 | n位全加器并行 | 1位全加器 + 移位寄存器 |
| 速度 | 1个CP脉冲完成 | n个CP脉冲完成 |
| 设备量 | 大 | 省 |
| 适用 | 高速场合 | 速度要求不高的场合 |
典型时序电路：串行加法器由组合电路（全加器）和存储电路（进位触发器）组成。
三、计数器
（一）二进制异步计数器
- 工作特性：各级触发器翻转不同时，每位翻转依赖前一位从1→0的翻转
- 工作波形：逐级二分频
- 状态转换表：3位共8个状态（000→001→…→111→000）
- 结构简单但速度慢（进位串行进位）
（二）二进制同步计数器
- 特点：计数脉冲同时作用到各位 CP 端，该翻转的触发器同时翻转
- 也称并行计数器，速度快
设计步骤（以 D 触发器构成三位二进制加1计数器为例）：
- 列状态转换表 — 现态 → 次态
- 列激励函数表 — 现态/次态 → 输入条件
- 次态真值表：输入+现态 → 次态（正向）
- 激励表：现态+次态 → 输入（反向，设计用）
- 卡诺图化简 — 求各触发器激励函数
- D₃ = Q₁Q₃ + Q₂Q₃ + Q₁Q₂Q₃
- D₂ = Q₁Q₂ + Q₁Q₂ （异或）
- D₁ = Q₁ （取反）
- 画逻辑图
计数器的”模”：一次循环所包括的状态数。3位二进制计数器模为8。
分类：
- 二进制同步加1计数器
- 二进制同步减1计数器（状态图流向相反）
- 可逆计数器（双向，T触发器 + 控制电路）
（三）非二进制计数器
类型：十进制、八进制、循环码等。
设计方法（以 8421 编码十进制加1计数器为例）：
- 列状态转换表（有效状态10个 + 6个偏离状态用 d 表示）
- 卡诺图化简，求 D 触发器激励函数
- 画逻辑图
- 检查”挂起”现象 — 画完整状态图（有效 + 偏离）
- 偏离状态经过几个节拍能自动进入有效序列 → 无挂起
- 偏离状态自身循环 → 有挂起，需调整卡诺图圈法
（四）组合计数器
- 高位计数器（模N） + 低位计数器（模M），级联后模 = M×N
- 低位进位作为高位计数脉冲
- 可实现任意大模值
关键概念速查
| 概念 | 要点 |
|---|---|
| 时序电路 | 组合电路 + 存储电路，有记忆功能 |
| 同步 vs 异步 | 统一时钟 vs 无时钟，直接由输入触发 |
| 代码寄存器 | 并行输入并行输出，同步/异步清零 |
| 移位寄存器 | 串入串出/并入串出/串入并出/双向 |
| 累加器 | 既是操作数寄存器又是结果寄存器 |
| 串行加法器 | 1位FA + 进位触发器，n个CP完成n位加法 |
| 异步计数器 | 串行进位，结构简单速度慢 |
| 同步计数器 | 并行时钟，速度快需设计激励函数 |
| 激励表 | 现态+次态→输入，时序电路设计工具 |
| 挂起现象 | 偏离状态不能自动进入有效序列 |
| 组合计数器 | 多级级联，模 = M×N |
章节关联
- 前序：时序电路的基本单元－触发器-第六章-计算机组织与系统结构（触发器基础，时序电路的存储元件）
- 前序：组合逻辑电路-第四章-计算机组织与系统结构（组合电路分析设计基础）
- 前序：组合逻辑电路的应用-第五章-计算机组织与系统结构（加法器、译码器等组合逻辑部件）
- 后序：第二部分 计算机组成原理（寄存器、计数器是 CPU 的基本部件）
学习提示
- 本章是数字逻辑部分的”收官章”，从基本门电路 → 组合逻辑 → 触发器 → 时序逻辑 → 逻辑部件，形成完整的数字电路设计链路
- 重点掌握：同步计数器的设计四步法（状态表 → 激励表 → 卡诺图化简 → 逻辑图）
- 计数器”挂起”检查是容易被忽略的重要步骤（非二进制计数器设计必做）
- 寄存器、累加器、计数器是理解计算机组成的硬件基础