第三章 逻辑门电路
课程：1A003 计算机组织与系统结构（第一部分 数字逻辑） 来源：北京大学 课程讲义
一、常用逻辑门电路
基本逻辑门
| 逻辑门 | 输出表达式 | 说明 |
|---|---|---|
| 与门 (AND) | F = A · B | 全1出1，有0出0 |
| 或门 (OR) | F = A + B | 有1出1，全0出0 |
| 非门 (NOT) | F = A̅ | 取反，输入0出1，输入1出0 |
| 与非门 (NAND) | F = A̅·̅B̅ | 与门+非门，全1出0 |
| 或非门 (NOR) | F = A̅̅+̅̅B̅ | 或门+非门，全0出1 |
| 异或门 (XOR) | F = A ⊕ B = A·B̅ + A̅·B | 相同出0，相异出1 |
异或门（半加器）
异或运算也称”半加”，是加法器的基本单元：
| A | B | F = A ⊕ B |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
逻辑符号标准
存在两套常用符号体系：
- 国内常用符号：国标GB4728
- 国外常用符号：ANSI/IEEE标准
两种符号在工程图纸中均常见，需对照识别。
正逻辑与负逻辑
- 正逻辑：高电平代表逻辑”1”，低电平代表逻辑”0”
- 负逻辑：低电平代表逻辑”1”，高电平代表逻辑”0”
- 通常采用正逻辑约定
同一电路，采用正逻辑还是负逻辑，其逻辑功能可能不同（如正与非门 = 负或非门）。
二、集电极开路门（OC门, Open-Collector Gate）
结构原理
在普通五管TTL与非门基础上，将输出级T5管的集电极开路，使用时需外接上拉负载电阻 RL 到电源。
核心特性：输出”并接”（线与/线或）
多个OC门的输出端可以直接并联在一起，共用一个上拉电阻：
- 线与（Wired AND）：从正逻辑角度，并联后的输出 = 各输出逻辑与
- 线或（Wired OR）：从负逻辑角度，并联后的输出 = 各输出逻辑或
普通TTL门的输出端不能直接并联（会导致电流过大烧坏器件），只有OC门、OD门（漏极开路，MOS）可以。
典型应用
- 总线传输电路：多设备共享总线
- 电平转换：实现不同电压等级之间的电平匹配（如 TTL → CMOS）
- 驱动电感性元件：继电器、指示灯等大电流负载
三、三态门（Tristate Gate / TS Gate）
三种输出状态
普通门电路只有两种输出状态（高电平/低电平），三态门有第三种状态：
- 高电平（逻辑 1）—— 正常输出
- 低电平（逻辑 0）—— 正常输出
- 高阻态（浮空状态 / Hi-Z / 第三态）—— 输出与电路断开，相当于悬空
使能控制端 (E/D, Enable/Disable)
通过专门的控制端决定三态门是”工作”还是”高阻”：
- 高有效三态门：E/D = 1 时正常工作，E/D = 0 时输出高阻
- 低有效三态门：E/D = 0 时正常工作，E/D = 1 时输出高阻
典型应用
1. 总线连接（最主要用途）
多个设备通过三态门挂接在同一条总线上：
设备A ──[三态门]──┐
设备B ──[三态门]──┼── 总线 (BUS)
设备C ──[三态门]──┘
关键规则：任一时刻，只能有一个设备的三态门处于”使能”状态，其他设备必须处于高阻态，否则会发生总线冲突。
2. 双向 I/O 接口
通过两组三态门的方向控制，实现数据的双向传输：
- 允许输入 = 1：数据从 I/O 端口送入内部寄存器
- 允许输出 = 1：数据从内部寄存器输出到 I/O 端口
- 两种允许信号不能同时为 1（方向冲突）
章节关系与延伸
- 本章是组合逻辑电路（第四章）的基本构件
- 三态门是总线结构和I/O接口（第十一/十四章）的硬件基础
- OC/OD门在开漏输出（I2C、GPIO）中广泛应用
- 异或门是加法器（第五章组合逻辑应用）和奇偶校验的核心单元
作业
- P168，第7题