FX2SlaveFIFOASYNC FPGA 引脚分配表
概述
该文件是 Xilinx ISE 14.4 Place & Route (PAR) 过程生成的引脚分配报告（pad.txt），对应设计 FX2SlaveFIFOASYNC——基于 Cypress FX2 USB 控制器的 Slave FIFO 异步高速 USB 数据采集 FPGA 设计。
器件信息
| 属性 | 值 |
|---|
| FPGA 型号 | xc3s200（Spartan-3） |
| 速度等级 | -4 |
| 封装 | tq144（144 引脚 TQFP） |
| 工具版本 | ISE 14.4 (par P.49d, nt64) |
| 生成时间 | 2016-08-21 |
电源域
| 电源 | 电压 |
|---|
| VCCINT | 1.2V |
| VCCAUX | 2.5V |
| VCCO（Bank 0,1,2,3） | 3.3V |
关键信号引脚映射
FPGA 通过 LVCMOS33 电平与 Cypress FX2 Slave FIFO 接口通信：
| 信号 | 引脚 | 方向 | 功能 |
|---|
| Addr<0> | P73 | OUTPUT | FIFO 地址线 0 |
| Addr<1> | P74 | OUTPUT | FIFO 地址线 1 |
| PKTEND | P77 | OUTPUT | 包结束标志 |
| FLAGC | P78 | INPUT | FIFO 状态标志 C |
| FLAGB | P79 | INPUT | FIFO 状态标志 B |
| SLOE | P82 | OUTPUT | Slave FIFO 输出使能 |
| SLRD | P84 | OUTPUT | Slave FIFO 读使能 |
| SLWR | P86 | OUTPUT | Slave FIFO 写使能 |
| SLCS | P93 | OUTPUT | Slave FIFO 片选 |
| CLK | P96 | INPUT | USB 时钟输入 |
| DATA<15:0> | P97-P151 | OUTPUT | 16 位数据总线 |
设计要点
- 异步 Slave FIFO 模式：FPGA 作为 USB 的从设备，通过 SLWR/SLRD/SLOE/SLCS 等控制线管理 FIFO 读写，PKTEND 标记包边界。
- 16 位数据总线：DATA<15:0> 共 16 根数据线，分布在 Bank 0-2。
- 地址线：Addr<0:1> 用于选择 FIFO 端点（EP2/EP4/EP6/EP8）。
- 状态标志：FLAGB/FLAGC 连接到 FPGA，用于判断 FIFO 是否可读/可写，避免溢出。
- 所有 I/O 标准：LVCMOS33（3.3V），驱动电流 12mA，Slew Rate SLOW。
关联笔记