IFLabs FX2LP CoreBoard 核心板原理图（CY7C68013A，第4页）

来源：/工作相关/液相芯片项目相关工作文档/数据采集卡相关/IFLabs CY7C6013A/实例源代码/22EEPROM实现自定义USB设备启动/22.PDF

文件性质

IFLabs（英飞凌 EZ-USB FX2LP 开发板厂商）CY7C6013A 实例源代码包中，各实验子目录（2136）自带的 NN.PDF / NN.pdf 均为 IFLabs FX2LP CoreBoard 核心板原理图的第 4 页（A4，绘制日期 2015-0608，设计者代号 ZJL，源文件 E:\ZJL\..\NN.SCHDOC）。各实验目录下的 PDF 内容基本相同，仅外围连接标注略有差异，本页主体是 CY7C68013A-56PVXI（M1）80 脚主控芯片的完整引脚分配。

CY7C68013A 关键引脚分组（本页提取）

端口 D（FD8-FD15，高字节 FIFO 数据）

• PD0-PD7 = FD8-FD9-…-FD15（端口 D 复用为 FIFO 数据高 8 位）

端口 B（FD0-FD7，低字节 FIFO 数据）

• PB0-PB7 = FD0-FD7（FIFO 数据低 8 位）

端口 C（GPIF 地址线）

• PC0-PC7 = GPIFADR0-GPIFADR7；PE7 = GPIFADR8（9 位 GPIF 外部地址空间）

端口 A（Slave FIFO 控制）

• PA0/INT0#、PA1/INT1#（外部中断输入）
• PA2/*SLOE（Slave FIFO 输出使能）、PA3/*WU2（远程唤醒）
• PA4/FIFOADR0、PA5/FIFOADR1（端点选择 A0/A1）
• PA6/*PKTEND（短包结束）、PA7/*FLAGD/SLCS#（标志输出/片选）

端口 E（定时器/串口）

• PE0-PE2 = T0OUT/T1OUT/T2OUT（三个 16 位定时器输出）
• PE3/PE4 = RXD0OUT/RXD1OUT（两个 UART）
• PE5/INT6、PE6/T2EX（T2 外部触发）

控制与状态

• CTL0-CTL3 = FLAGA/FLAGB/FLAGC 标志复用（FIFO 满/空/可编程标志）+ CTL4/CTL5 通用控制
• RDY0-3 复用 *SLRD/*SLWR（Slave FIFO 读写选通），RDY4/RDY5 通用
• INT4/INT5# 中断、T0/T1/T2 定时器外部输入/时钟
• *IFCLK（接口时钟输入 12/24/48MHz）、BKPT（断点）、CLKOUT

USB 与系统

• USB5V/INT5#/USB2.0 接口、RESET#、*WAKEUP、SDA/SCL（I2C，接 EEPROM）、TXD0/RXD0/TXD1/RXD1（UART）、A16（外部地址线）、USB2.0 电源/地

用途与关联

• 该引脚表是解读实例工程（如 FX2SlaveFIFOASYNC 的 .pad 引脚文件、EEPROM 启动配置）的硬件对照表：见 FX2SlaveFIFOASYNC-FPGA引脚分配表、FX3SlaveFIFOASYNC-FPGA引脚分配表、EZ-USB-FX2LP-开发套件用户指南
• I2C（SDA/SCL）直连串行 EEPROM，对应实例 22”EEPROM 实现自定义 USB 设备启动”：设备枚举时 FX2LP 从 EEPROM 加载 VID/PID 与固件加载模式
• 数据采集卡项目（液相芯片流式细胞仪）的 USB 采集卡即基于此核心板方案，Slave FIFO 端点选择线 FIFOADR0/1 + SLWR/SLRD/SLOE 是 FPGA↔FX2LP 并口桥接的关键信号

处理说明

队列项 21.PDF~36.PDF（约 14 个实例目录各带 1 份）内容高度重复（同一核心板原理图分页），本轮以 22.PDF 为代表合并摄取，其余在日志中按重复跳过；若后续发现某页外围电路不同（30.pdf 含 FIFO 信号命名标注），差异点已在上文标注。