DE2 FPGA 引脚分配表
概述
Altera DE2 开发板引脚分配 CSV 文件，由 Quartus II Version 5.1 Internal Build 160 生成（2005-09-19）。用于 SOPC（片上可编程系统）实验。
文件信息
- 工具：Quartus II Version 5.1
- 生成日期：2005-09-28
- 注意：列名不应更改，否则无法导入 Quartus II 软件
引脚分配概览
开关和按键
| 信号 | 引脚 |
|---|
| SW[0]-SW[17] | PIN_N25, N26, P25, AE14, AF14, AD13, AC13, C13, B13, A13, N1, P1, P2, T7, U3, U4, V1, V2 |
| KEY[0]-KEY[3] | PIN_G26, N23, P23, W26 |
LED
| 信号 | 引脚 |
|---|
| LEDR[0]-LEDR[17] | AE23, AF23, AB21, AC22, AD22, AD23, AD21, AC21, AA14, Y13, AA13, AC14, AD15, AE15, AF13, AE13, AE12, AD12 |
| LEDG[0]-LEDG[8] | AE22, AF22, W19, V18, U18, U17, AA20, Y18, Y12 |
七段数码管
| 信号 | 引脚 |
|---|
| HEX0-HEX7 | AF10/AB12/AC12/AD11/AE11/V14/V13（HEX0）… N9（HEX7） |
DRAM 接口
- 地址线：PIN_T6, V4, V3, W2, W1, U6, U7, U5, W4, W3, Y1, V5
- 数据线：PIN_V6, AA2, AA1, Y3, Y4, R8, T8, V7, W6, AB2, AB1, AA4, AA3, AC2, AC1, AA5
- 控制信号：DRAM_CAS_N(AB3), DRAM_CKE(AA6), DRAM_CLK(AA7), DRAM_CS_N(AC3), DRAM_LDQM(AD2), DRAM_UDQM(Y5), DRAM_RAS_N(AB4), DRAM_WE_N(AD3)
Flash 存储器
- 20 根地址线（FL_ADDR[0]-FL_ADDR[19]）
- 8 根数据线（FL_DQ[0]-FL_DQ[7]）
- 控制信号：FL_CE_N(V17), FL_OE_N(W17), FL_RST_N(AA18), FL_WE_N(AA17)
SRAM
- 17 根地址线，16 根数据线
- 控制信号：SRAM_WE_N(AE10), SRAM_OE_N(AD10), SRAM_CE_N(AC11)
USB OTG
- 16 根数据线，4 根地址线
- 中断和 DMA 信号
以太网
- 16 根数据线（ENET_DATA[0]-ENET_DATA[15]）
- 控制信号：ENET_CLK(B24), ENET_CMD(A21), ENET_CS_N(A23), ENET_INT(B21)
其他外设
- VGA：RGB 信号、同步信号、时钟
- I2C：I2C_SCLK(A6), I2C_SDAT(B6)
- UART：UART_RXD(C25), UART_TXD(B25)
- LCD：8 根数据线 + 控制信号
- PS/2：PS2_CLK(D26), PS2_DAT(C24)
- SD 卡：SD_DAT(AD24), SD_CMD(Y21), SD_CLK(AD25)
- 红外：IRDA_TXD(AE24), IRDA_RXD(AE25)
- 时钟：CLOCK_27(D13), CLOCK_50(N2), EXT_CLOCK(P26)
- GPIO：GPIO_0[0]-GPIO_0[35], GPIO_1[0]-GPIO_1[35]
- JTAG：TDI(B14), TCK(D14), TDO(F14), TCS(A14)
用途
该引脚分配表用于 SOPC 实验，帮助开发者将 HDL 设计中的信号正确映射到 DE2 开发板的物理引脚。2012 年 FPGA 培训资料的一部分。
关联
- 同目录下有 de2_70_pin_assignments.csv（70 针版本）
- 属于 FPGA 培训资料（2012 年 7 月）