概述
IFLabs「39 最新技术异步高速USB数据采集」例程配套的 FPGA 板电路原理图（Protel/Altium，2016-08-22，源文件 XC3S200_144.SchDoc / XC3S200_Config.SchDoc，共 4 页取前 2 页有效内容）。给出 Cypress FX2LP（CY7C6013A，IFLabs FX2 LP Core Board）与 Xilinx Spartan-3 XC3S200-4TQ144 之间 Slave FIFO 总线的物理连线，以及 FPGA 的下载配置电路。与引脚报告 FX2-FX3-SlaveFIFO采集卡-FPGA引脚报告-XC3S200 互为表里：那份是 ISE 布局布线产物（FPGA 内部管脚分配），这份是板级原理图（芯片间物理连接）。
Slave FIFO 总线连接（FX2LP ↔ XC3S200）
16 位双向数据总线 DATA0-DATA15 全部接入 FPGA Bank0/Bank1/Bank2 的 IO（原理图中 DATA8-DATA15 走 Bank2 上侧、DATA0-DATA7 走 Bank0/Bank1 下侧，与 pad 报告的分组一致）。控制线连接：
| FX2LP 引脚（核心板侧） | XC3S200 网络 | 作用 |
|---|---|---|
| SLCS | SLCS | FIFO 片选（低有效） |
| SLOE | SLOE | 数据输出使能 |
| SLRD (CLKOUT/RDY0) | SLRD | 读选通 |
| SLWR (RDY1) | SLWR | 写选通 |
| PA6/*PKTEND | PKTEND | 强制短包提交 |
| PA7/FLAGD…/CTL 复用 | FLAGB/FLAGC、FIFOFLAGA/B/C | 端点满/空反压标志 |
| *IFCLK | IFCLK | 接口时钟（FX2LP 输出） |
| Addr0/Addr1 | Addr0/Addr1 | 端点地址选择（EP2/4/6/8 选择） |
即 FPGA 作为外部主控，通过 68016 从模式标准握手线向 FX2LP 端点填数，走异步 Slave FIFO 时序（无 FIFOADR 同步采样要求，靠 IFCLK 域握手）。
FPGA 配置电路（第二页）
- 配置芯片：XCF02SVO20C（Xilinx Platform Flash 2Mbit，SOIC-8），Slave Serial (PROM) 模式
- 供电分层（Spartan-3 典型）：VCCO=3.3V（IO）、VCCAUX=2.5V、VCCINT=1.2V（内核）
- 内核/aux 电源：LT1763CS8-3.3 LDO（3.3V 输入，输出可调 1.2/2.5V），SENSE/BYP 接法标准，输出电容 10µF+0.01µF
- 上电配置引脚：M0/M1 接法选定 Master Serial 自举；HSWAP_EN、PROG_B 上拉 4.7k；DONE 经 20Ω 串 LED（DoneLED1）
- 下载接口：6pin Header（TCK/TMS/TDI/TDO/GND/VCCO），JTAG 链上 FPGA + XCF02S 菊花链
- 时钟源 LF25CDT（25MHz 有源晶振）供 FPGA 侧时钟
可行动点 / 结论
- 复现该采集卡选型时，VCCINT 1.2V 大电流必须用 LT1763 这类低噪 LDO，不能用 IO 电源直供
- XCF02S 容量 2Mbit 对 XC3S200 比特流刚好够用，若换更大 FPGA 需同步换 XCF04S/16S
- 该原理图 + pad 报告 + 例程固件（FW 侧 SlaveFIFO 异步模式）构成完整三件套，逆向复刻采集卡时三者交叉核对
关联
- FX2-FX3-SlaveFIFO采集卡-FPGA引脚报告-XC3S200 — 同例程 FPGA 管脚分配
- IFLabs-USB2.0全功能核心板原理图-CY7C68013A-SRAM-FPGA总线 — FX2LP 核心板整板原理图
- IFLabs-CY7C6013A-USB实例图集21-36-外设接线汇总
- CY7C68013A中文数据手册-EZ-USB-FX2LP — Slave FIFO 时序规格出处