IFLabs CY7C6013A USB 控制器核心板引脚映射表（原理图 36.SchDoc，2015-08-16）。
关键引脚
| 信号 | FPGA 引脚 | 说明 |
|---|---|---|
| VCC/VDD | 1 VCC | 电源 |
| PD0/FD8 | 2 | 数据总线 0 |
| PD1/FD9 | 3 | RESET# |
| PD2/FD10 | 4 | PA6/*PKTEND |
| PD3/FD11 | 5 | PA5/FIFOADR1 |
| PD4/FD12 | 6 | PA4/FIFOADR0 |
| PD5/FD13 | 7 | PA3/*WU2 |
| PD6/FD14 | 8 | PA2/*SLOE |
| PD7/FD15 | 9 | PA1/INT1# |
| PB0/FD0 | 11 | PA0/INT0# |
| PB1/FD1 | 12 | PC7/GPIFADR7 |
| PB5/FD5 | 16 | PC3/GPIFADR3 |
| PB6/FD6 | 18 | PC2/GPIFADR2 |
| PB7/FD7 | 19 | PC1/GPIFADR1 |
| GND | GND | 地 |
| USB5V | VDD | USB 5V |
| INT5# | PE0/T0OUT | 中断 |
| CLKOUT | PE1/T1OUT | 时钟 |
| RDY0/*SLRD | PE2 | 准备好/读使能 |
| RDY1/*SLWR | PE3 | 写使能 |
| RDY2~RDY5 | PE4~PE7 | 状态指示 |
| INT4 | CTL0/*FLAGA | 标志 A |
| T0/T1/T2/T3 | CTL1~CTL4 | 控制信号 |
| *IFCLK | 34 | FIFO 时钟 |
| BKPT | 36 | 断点 |
| SDA/SCL | 38~39 | I2C |
| TXD0/RXD0/TXD1/RXD1 | 40/79/78/77 | UART |
| A16 | 40 | 地址线 16 |
备注
- GPIF（General Programmable Interface）地址线 GPIFADR0
GPIFADR8 由 PC0PC7 + PE7 组成 - 芯片为 CY7C68013A（CX7C6013A 为同名衍生），Slave FIFO 模式接口
- 文件路径 E:\ZJL..\36.SchDoc，修订版 4 页