FX2/FX3 Slave FIFO USB采集卡-FPGA引脚报告(XC3S200)
流式细胞仪数据采集卡的 Cypress FX2/FX3 Slave FIFO 高速 USB 采集方案的 ISE 布局布线引脚报告（P&R 产物），三份合一：同步方案（例程40）、异步方案（例程39）、FX3 异步变体（同一工程改名重跑）。来源：IFLabs CY7C6013A 实例源代码目录。
硬件平台
- FPGA：Xilinx XC3S200（Spartan-3），速度等级 -4，封装 tq144
- 工具：ISE 14.4（par P.49d），2016-08-21 布线下线
- IO 标准全为 LVCMOS33，输出驱动 12mA / SLOW 压摆率
接口信号集（FX2 Slave FIFO 标准 16bit 从FIFO）
| 信号 | 方向 | 作用 |
|---|---|---|
| DATA<15:0> | OUTPUT | 16 位双向数据总线（FPGA 写入 FX2 FIFO） |
| SLCS / SLOE / SLRD / SLWR | OUTPUT | FIFO 片选 / 输出使能 / 读选通 / 写选通 |
| PKTEND | OUTPUT | 强制短包结束（USB 端点满包外提交残留数据） |
| FLAGB / FLAGC | INPUT | FX2 端点满/空标志（反压） |
| CLK | INPUT | 外部接口时钟 |
| Addr<1:0> | OUTPUT | 端点/EP地址选择 |
这套信号就是 Cypress 68016 从模式 Slave FIFO 的标准握手线，FPGA 扮演”外部主控”往 FX2 端点填数据。
三版本关键差异
- SYNC（同步）vs ASYNC（异步）：引脚分配基本一致；FX2 ASYNC 版把 DATA 线全部加了 IO Register（IO Register=YES），同步版则全部 NO——异步模式下数据跨时钟域，需要寄存器打拍保证时序；同步模式数据直接随 CLK 采样，省一级寄存。
- FX2 ASYNC vs FX3 ASYNC：FX3 变体把 CLK 从 P96 挪到 P99，DATA 全部取消 IO Register（NO），且 DATA<15>/DATA<14> 的 IO Register 状态翻转——说明 FX3 版综合约束不同步（疑为直接改工程名重跑的验证版本，未重新优化时序）。
- 引脚分组：DATA<15:8> 集中在 Bank2，DATA<7:0> 在 Bank1/Bank0（P119-P129），控制线在 Bank3/Bank2——8 位一组跨 bank，是 nibble/byte 对齐布线思路。
价值与结论
- 这份报告本身是机器生成产物，价值在于固化了这套采集卡的最终物理引脚分配，是画板/改板/复现固件时唯一的引脚对照凭证。
- 三文件对比揭示了同步/异步 Slave FIFO 的 FPGA 侧本质区别（IO Register 有无），可作为 68016 从模式设计的速查结论。
- 配套源码在同级目录（FX2SlaveFIFOSYNC/、FX2SlaveFIFOASYNC/ 的 .vir/.ucf 工程），pad.txt 是其 P&R 输出。
关联
also_covers（去重凭证）
以下两个队列项由本篇一并覆盖，original_path 为主项 FX2SlaveFIFOSYNC_pad.txt：
- /工作相关/液相芯片项目相关工作文档/数据采集卡相关/IFLabs CY7C6013A/实例源代码/39最新技术异步高速USB数据采集/FX2SlaveFIFOASYNC/FX2SlaveFIFOASYNC_pad.txt
- /工作相关/液相芯片项目相关工作文档/数据采集卡相关/IFLabs CY7C6013A/实例源代码/39最新技术异步高速USB数据采集/FX2SlaveFIFOASYNC/FX3SlaveFIFOASYNC_pad.txt