CY7C6013A USB 数据采集实例 — IFLabs FX2 LPCore Board 引脚图
来源：IFLabs CY7C6013A（FX2LP）数据采集卡实例源代码目录下 4 份原理图 PDF，内容为同一引脚定义图的不同实例副本。
4 个实例文件
| 编号 | 文件 | 路径 | 日期 |
|---|---|---|---|
| 36 | 36.PDF | 访问片外SRAM实例 | 2015/8/16 |
| 31 | 31.pdf | LabVIEW平台USB开发实例 | 2015/6/10 |
| 30 | 30.pdf | 基于Slave FIFO模式的USB数据采集 | 2015/6/10 |
| 33 | 33.pdf | USB高速数据采集实例 | 2015/6/10 |
引脚定义（四个文件内容一致）
基于 Cypress CY7C6013A（FX2LP），80引脚 QFP 封装：
| 引脚号 | Port A (PA0-PA7) | Port B (PB0-PB7) | Port C (PC0-PC7) | Port D (PD0-PD7) | Port E (PE0-PE7) |
|---|---|---|---|---|---|
| 1-8 | PA0/INT0# ~ PA7/*FLAGD/SLCS# | PB0/FD0 ~ PB7/FD7 | PC7/GPIFADR7 ~ PC0/GPIFADR0 | PD0/FD8 ~ PD7/FD15 | PE0/T0OUT ~ PE7/GPIFADR8 |
| 9-16 | PA0-PA7 (重复) | PB0-PB7 (重复) | PC7-PC0 (重复) | PD0-PD7 (重复) | PE0-PE7 (重复) |
关键信号
- FD0-FD15（PB0-PB7 + PD0-PD7）：16位 FIFO 数据总线
- PA0-PA7：控制信号（SLOE、FLAGA-D、SLCS#、FIFOADR0/1、PKTEND、WU2、INT0#/INT1#）
- PC0-PC7 / GPIFADR0-7：GPIF 地址总线（8位）
- PE0-PE7：定时器输出（T0OUT-T2OUT）、串口（RXD0/1、TXD0/1）、中断（INT6）
- RDY0-RDY5：FIFO 状态标志
- CTL0-CTL5：FIFO 控制信号（FLAGA-FLAGC、SLRD、SLWR、PKTEND）
- T0-T2：定时器输入
- INT0#-INT5#：中断请求
- CLKOUT：时钟输出
- BKPT：断点
- SDA/SCL：I2C 总线
- A16：地址线
- IFCLK：接口时钟
电源
- VCC/VDD：3.3V 正电源
- GND：接地
- USB5V：USB 总线 5V 输入